TSMCs Umstieg auf CoPoS mit Glas-Kern-Substraten für KI

Stellen Sie sich vor, das vertraute runde Silizium-Wafer gegen eine Platte in der Größe eines Laptopbildschirms auszutauschen. Das klingt nach einer kleinen Änderung. Ist es nicht. Dieser Wechsel, von runden Wafern zu großen rechteckigen Panels, steht im Zentrum von TSMCs Bestreben, die explodierenden Kosten für Hochleistungschips zu zähmen.

TSMC geht entschieden von CoWoS-Verpackungen zu einem Panel-Level-Ansatz namens CoPoS über, wobei glasbasierte Kernsubstrate zentral für den Plan sind. CoWoS verwendet runde 300 mm Wafer. CoPoS nutzt Panels, die etwa 750 by 620 mm erreichen können. Mehr Fläche. Höhere Ausbeute. Weniger Abfall. Die Rechnung ist einfach: Mehr Chips und Speichermodule passen pro Panel, was die Materialausnutzung verbessert und die Oberflächenkosten pro Einheit um etwa 20 bis 30 Prozent senkt.

Warum ist das heute wichtig? Weil die Nachfrage nach KI-Beschleunigern und leistungsintensivem Rechnen weiter explodiert und konventionelle Verpackungen an physische und geometrische Grenzen stoßen. Die runden Wafer von CoWoS verursachen unvermeidbare Materialverluste, wenn man versucht, rechteckige Dies und Speicherstapel effizient zu platzieren. Panels ändern die Geometrie des Problems, und Glas ersetzt Silizium als Substratkern, um die Herstellbarkeit in großem Maßstab zu verbessern.

TSMC hat bereits eine Pilotlinie für CoPoS hochgefahren und arbeitet gegen die Zeit. Interne Pläne sehen eine Pilotproduktion um 2027 und einen vollständigen Hochlauf im Jahr 2028 für Panel-Level-CoPoS-Wafer vor. Glas-Kern-Varianten sind für eine breitere Einführung nach 2030 vorgesehen, wobei die Anlagen in Arizona zwischen 2029 und 2030 eine bedeutende Rolle spielen sollen. Diese Zeitpläne stimmen mit den Plänen von Konkurrenten überein; Intel hat ähnliche Ambitionen für Panel-Level-Fan-Out-Packaging aus seinem Rio Rancho Standort signalisiert, was die Bühne für intensiven Wettbewerb bei Substrattechnologien der nächsten Generation bereitet.

Partnerschaften sind hier wichtig. TSMC arbeitet mit taiwanesischen Unternehmen wie Ibiden und Innolux zusammen, um eine dreilagige Struktur zu entwickeln, bei der ein Glaskern zwischen zwei ABF-Schichten liegt. Dieser hybride Aufbau verspricht die thermischen, mechanischen und fertigungstechnischen Vorteile, die nötig sind, damit CoPoS-Produktion zuverlässig und kosteneffizient wird. Der gleiche Glas-Kern-Ansatz wird auch für CoWoS-Varianten geprüft, da die Branche jede Option sucht, die Ausbeute verbessert und Kosten senkt.

TSMC schätzt, dass CoPoS mit Glas-Kern-Substraten die effektiven Oberflächenkosten pro Einheit um etwa 20 bis 30 Prozent senken kann, ein Gewinn für große Multi-Die-KI-Pakete.

Technische Veränderungen fließen in Produkt-Roadmaps ein. Berichte deuten darauf hin, dass AMD ein früher Anwender von Panel-Level-Fan-Out-Packaging und TSMCs 1.4 nm Prozess für seine Zen 7 CPUs sein wird. Die Auswirkungen reichen jedoch über Client-CPUs und GPUs hinaus. Die Kombination aus FOPLP und CoPoS eröffnet Möglichkeiten für deutlich größere Multi-Chip-Module, die auf Rechenzentren und KI-Beschleuniger zugeschnitten sind, Märkte, die mehr Wert auf Leistung pro Watt und Kosten pro TOPs als auf Verbraucherpreise legen.

Es gibt natürlich einen Haken. Panel-Level-Prozesse mit der Präzision und den Ausbeuteraten zu skalieren, die moderne Chips erfordern, ist eine große Herausforderung. Anlagenhersteller benötigen neue Werkzeuge. Die Prozesskontrolle muss verschärft werden. Lieferketten müssen sich an Glas-Kern-Laminate in hoher Stückzahl anpassen. Dennoch ist die Rendite verlockend: weniger tote Ränder, mehr nutzbare Fläche und ein Weg, mehr Rechenleistung auf einer gegebenen Produktionsfläche unterzubringen.

Wenn wir also über die nächste Welle der Halbleiter-Skalierung sprechen, denken Sie weniger nur an die Transistordichte und mehr an die Plattform, auf der diese Transistoren sitzen. Packaging schreibt die Regeln der Chip-Ökonomie neu, und TSMCs Vorstoß zu CoPoS mit Glas-Kernen könnte der Beginn eines neuen Kapitels in der Herstellung und dem Einsatz von Chips sein.